- تاریخ انتشار : ۱۳۹۶
- ناشر : دومین کنفرانس بین المللی علوم ومهندسی در عصر تکنولوژی
- زبان مقاله : همه
- تعداد صفحات : 6
- حجم فایل : 421.411 کیلوبایت
- نوع مقاله : مجموعه مقالات کنفرانس
- مجموعه : اقتصاد
چکیده مقاله
این مقاله یک طراحی آشکارساز فاز-فرکانس اصلاح‌شده دینامیکی را معرفی می‌کند. مدار آشکارساز پیشنهادی با استفاده از تکنولوژی ۱۸/۰ میکرومترمنطق CMOS و با استفاده از نرم‌افزار ADS طراحی و شبیه‌سازی‌شده است و نتایج به‌دست‌آمده مورد تجزیه‌وتحلیل قرارگرفته است. به‌منظور کاهش ناحیه‌ی مرده، سیگنال مسیریاب داخلی در مدار موردنظر استفاده‌شده و برای گسترش آن، حلقه قفل‌شده فاز (PLL) طراحی‌شده است. باهدف کاهش مساحت، مدار موردنظر با ۱۶ ترانزیستور به وجود آمده است. این مدار با توان ۸/۴۰ پیکووات با ۲/۱ ولت برای تغذیه عمل می‌کند. نتایج شبیه‌سازی پیش‌طرح نشان می‌دهد که مدار موردنظر ناحیه‌ی مرده را حذف می‌کند. علاوه بر این، این مدار با سرعت‌بالا کار می‌کند و توان عملکرد را در فرکانس مرجع ۵۰ مگاهرتز و در فرکانس بازخورد ۴ گیگاهرتز کاهش داده است.
نحوه استناد به مقاله
در صورتی که می خواهید به این مقاله در اثر پژوهشی خود ارجاع دهید، می توانید از متن زیر در بخش منابع و مراجع بهره بگیرید :
۱۳۹۵، طراحی آشکارساز فاز- فرکانس CMOS برای کاربردهای حلقه‌های قفل شونده فاز، دومین کنفرانس بین المللی علوم ومهندسی در عصر تکنولوژی، https://scholar.conference.ac:443/index.php/download/file/13804-Phase-Frequency-Detector-Design---CMOS-Frequency-For-Phase-Locked-Loops
در داخل متن نیز هر جا به عبارت و یا دستاوردی از این مقاله اشاره شود پس از ذکر مطلب، در داخل پرانتز، مشخصات زیر نوشته شود.
(۱۳۹۵)
